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中年人微笑道:“这些服务员本身就都是属于拍卖场的,包括她们的生命。都是很小就被拍卖场买下的平民女子,从小进行培养。她们不但是这里的服务人员,同时也是拍卖的一部份。如果有人愿意出钱,她们是可以被买卖的。”

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相思断肠红在没有认主之前就不是靠外力能够摘取的,认小舞为主后,更是有着金刚不坏的特性。比起任何东西来都要坚韧。人面魔蛛的攻击虽然强横,但扎在这朵奇异的仙品鲜花上,却也没能破坏。否则的话,小舞的身体就不是飞出去,而是直接被那蛛矛贯穿。她手中的幽香绮罗仙品也自然会到人面魔蛛手中。
他又对李隆基周围的宦官宫女道:“速将陛下扶进龙辇,不得露面。”

大师道:“不要忘记。我出身于蓝电霸王龙家族,也是上三宗之一。七宝琉璃宗武魂的秘密也并不是那么隐秘,我知道也没什么稀奇。不但我知道,只要是强大的魂师,几乎都知道这个奥秘。但尽管如此,七宝琉璃宗依旧是最强大的辅助系武魂家族,你知道这是为什么吗?”

7 Series GTP IP核使用总结 IP核配置篇


  FPGA内嵌收发器相当于以太网中的PHY芯片,但更灵活更高效,线速率也在随着FPGA芯片的发展升级。本文对7系列FPGA内部高速收发器GTP IP核的配置和使用做些简单的总结,以备后续回顾重用。本文是我在读ug482 pg168 官方文档和一些网络资源后的一些个人见解,希望对有需要的朋友有所帮助。我们来逐页分析下IP核配置先导中内容:

1 GT Selection:

  我用的是Atrix-7系列FPGA芯片,只能使用速率较低的GTP 收发器,所以类型无法选择。GTP收发器在我这个芯片中最高线速率可达6.6Gbps,具体最大数值会根据器件速度等级和封装有所不同,读者可自行查阅Data Sheet。很多Xilinx IP核都有Shared Logic,我理解是一些重用的部分,当多个地方需要用到这些资源时,将其放置在example design中可以节约硬件资源。

2 Line Rate,RefClk Selection

  这一页比较重要。高速收发器支持多种标准协议,可以选择一个标准协议,这样后续的选项均已配置好了,然后根据自己的需求改动。此处选择Aurora 8b10b single lane 4byte。收发器发送和接收通道相互独立,可以选择不同的线速率和编码格式,此处均选择一个常见的较低速率3.125Gbps用于功能验证,参考时钟为125M。注意参考时钟为收发器输入时钟,频率必须与开发板上为GTP提供时钟的晶振一致。官方文档中关于外部参考时钟使用示意图如下:

  GTP有两个参考时钟输入端口,经差分-单端转换后通过两个PLL产生收发器发送和接收时钟。若TX和RX线速率一致使用同一个PLL产生时钟,否则需要使用两个不同的PLL。开发板中差分晶振连接GTPREFCLK0,且收发速率相同,故PLL Selection TX和RX均选择PLL0,TX Clock Source选择REFCLK0。这里我使用到两个收发器,根据开发板原理图和数据手册选择GTP_X0Y4和GTP_X0Y5.最后使能收发器内部的PRBS生成器和检测器,便于测试了链路性能。

3 Encoding and Clocking 

  GTP收发器内部处理带宽只有2byte,而GTX等速率更高的收发器是4byte,此处外部数据接口位宽选择32bit确保后期收发器使用部分的经验也适用于GTX等收发器。编码方式采样8B/10B编码,这是个比较重要的概念。这一编码方式最主要的目的是“直流平衡”,即根据特定的编码表实现数据传输过程中比特“0”和比特“1”的数量基本一致,且减少连0和连1的情况。编码后的数据流具有较多的跳变,有助于接收端时钟数据恢复(CDR)。DRP/System Clock Frequency是动态重配置或系统工作时钟,通过DRP可以让设计者根据所选线速率和定义的协议实时调整收发器参数,本人没有用到,新手就不要碰了。系统时钟选择100MHz,可通过外部PLL IP核产生。

  第二个重要的部分就是Synchronization and Clocking。查看ug482相关部分:

  发送通道有两个并行时钟域:XCLK和TXUSRCLK。根据文档说明要保证数据正确传输,必须使用TX Buffer或者TX Phase Alignment。缺省情况下使用TX Buffer较为稳定且简单,但相比后者延迟较高。简单应用中使用Buffer即可,因此本例中TX Buffer和RX Buffer均选中。

  TXUSERCLK的时钟源只能是由参考时钟驱动的TXOUTCLK,而RXUSERCLK的时钟源选择根据具体情况而定:

  总之就是,当使用同一个晶振作为发送器和接收器参考时钟源时,TXOUTCLK可以驱动RXUSRCLK;当使用不同晶振时,若使能clock correction才可以用TXOUTCLK驱动RXUSRCLK,否则要使用RXOUTCLK驱动。这里保持默认均使用TXOUTCLK驱动TXUSRCLK和RXUSRCLK。

 4 Comma Alignment and Equalization 

  这里要引入comma码的概念。8B/10B编码表中有12个控制字符,以大写字母K开头,用于一些控制功能。K码中的comma码用于接收端时钟校准和数据对齐,K28.5(对应用户数据为16"hbc)最为常见。因为数据在链路中以串行方式传输,所以接收端必须对其进行串并转换。在这一过程中,由于无法直接找到串行比特流中的每个数据的最高位或最低位比特,即使已知并行数据位宽也不能顺利转换成与发送端一致的并行数据。看下user guide中示意图你就明白了:

 

  下边的RX Equalization是收发器自带的接收均衡器,用来补偿由于物理信道中的高频衰减引起的信号损伤,可以通过DRP动态调整,保持默认。

5 PCIE,SATA,PRBS

  这一页的功能就比较高级了,说实话我不会。有需要用到PCIE的朋友可以关注下,这个虽然比较复杂,但找工作还是很有优势的,很多招聘要求中都有写!此处只把最下边的PRBS相关端口选择上,便于测试用途。

6 CB and CC Sequence

  Xilinx收发器IP核支持通道绑定,将多个收发器通道“绑定”成一个速率更高的传输通道,利用FIFO消除其间的延时不确定性。Clock correction是最后一个重要的点。先来看看RX通道的结构和弹性缓存概念。

  接收通道中同样有两个时钟域:从CDR恢复出的XCLK和接收通道工作时钟RXUSRCLK。RX通道使用RX Elastic Buffer来桥接两时钟域,但由于两者细微的差异会使缓存变空或溢出。为此引入时钟矫正,在发送端周期性发送一些特殊字符,接收端在弹性缓存快满时删除这些字符,快空时复制这些字符从而保证缓存内数据维持动态平衡的状态。

  本例只使用一个数据通道,此页保持默认配置,不做修改。

7 Summary

  只想说一句:终于结束了!这是我见过最麻烦的IP核,没有之一!看下总结页,USRCLK的时钟频率是USRCLK2的2倍,这是因为收发器内部通道数据位宽仅是外部接口位宽的二分之一,因此频率必须增大一倍才能保证数据来得及处理。可以点OK了。本文对GTP IP核的配置做了简单分析和总结,仅适用于新手。本人也在学习中,有不妥之处请在评论中指教。

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发布时间:2018-11-17 07:26:33

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编辑:帝华秉开


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